SOC设计中的多目标优化问题研究

来源 :第十七届全国半导体集成电路、硅材料学术会议 | 被引量 : 0次 | 上传用户:Ipomoea
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  软硬件协同设计是一种全新的SoC设计思想。软硬件划分是软硬件协同设计的关键技术,也是一个传统难题,其实质就是多目标优化问题。在对目前存在的几种多目标优化解决方案详细研究的基础上,选择多目标优化算法直接对多个目标进行求解。将改进后的遗传算法应用于具体实例,并对试验结果进行分析并得出结论。
其他文献
介绍了具有自主知识产权的微波低噪声锗硅(SiGe)异质结双极晶体管(HBT),给出了器件的基本结构及它的基本工艺流程。通过对集电区埋层、外延浓度和厚度,选择性离子注入、锗硅外延厚度、硅、锗、硼的相互位置、发射极窗口介质选择、发射极多晶硅生长条件等的优化,可得到优异的器件直流和射频性能,并得到超过98%的成品率。本产品应用于2 GHz频率的低噪声放大器,已经进入批量生产。
由于部分耗尽(PD)SOIMOS器件的浮体效应,在PDSOIMOSFET输出特性曲线中明显表现出记忆效应。在器件I-V特性曲线测试中,正向扫描与反向扫描的差值定义为ID-hygteresis·ID-hysteresis成功表征了背栅偏置对PD SOI MOSFET记忆效应的影响.研究结果显示,对于0.13μm的PD SOI MOSFET,器件的记忆效应对背栅偏置敏感,但是ID-hygteresis
研究了不同氧化层厚度的两种国产NPN双极晶体管在高低剂量率下的辐射效应和退火特性。结果显示:随着总剂量的增加,晶体管基极电流增大,电流增益下降,且薄氧化层的晶体管比常规厚氧化层的晶体管退化更严重。另外,两种NPN晶体管均表现出明显的低剂量率损伤增强效应,并对各种实验现象的损伤机理进行了分析。
介绍了辐射环境下影响双极型模拟集成电路可靠性的主要因素,揭示了双极型模拟集成电路抗辐射加固研究工作的重要性和紧迫性。通过对设计、工艺、原材料和元器件等方面采取对策和措施,达到提高双极型模拟集成电路抗辐射加固能力的目的。
军用半导体集成电路必须满足长期贮存、随时可用和能用的要求。加速贮存寿命试验作为可靠性试验的一个重要组成部分,是评价,控制、提高集成电路贮存寿命的常用方法。简要介绍了加速贮存寿命试验的概念及方法,从实际操作角度比较了各种方法的优点、缺点,并对其应用情况做了介绍。
通过60Co辐射源及电子加速器辐照实验,分析器件单元的I-V特性、R-V特性以及相变材料阻值的辐照前后变化,研究基于Ge2Sb2Te5合金的相变存储器单元的抗辐照能力。实验显示,辐照后器件单元的阈值电压及阈值电流未发生明显变化,相变特性稳定,相变材料的晶态和非晶态阻值仅有微小变化。结果表明,基于Ge2Sb2Te5合金的相变存储器单元具有较强的抗辐照能力。
介绍了一种新型CMOS栅极自举开关电路。该电路适用于14位250MHz采样频率的A/D转换器。在传统栅极自举开关上增加一个单元,可以有效地克服采样电路导通时寄生电容变化引入的非线性失真,提高采样精度。
输入失调校准技术是现场可编程模拟阵列的关键技术之一。根据可编程模拟阵列的结构特点,基于逐次逼近原理,提出一种现场可编程模拟阵列输入失调自动校准算法。该算法不仅可以校正电路因器件失配、工艺偏差引起的失调,还可校准因时间或温度因素引起的电路失调。可编程模拟阵列采用0.35μmCMOS+EEPROM工艺实现。测试结果表明,校准后的输入失调电压小于75μV,平均校准时间小于300ms。
在传统的分段电流舵D/A转换器的基础上,设计了一种改进的分段D/A转换器结构方式。通过改变D/A转换器分段结构的实现方式,降低了器件失配对D/A转换器DNL的影响。此种结构可以使D/A转换器具有固有单调特性。
提出了一种以FPGA为平台,对基于SiSoC处理器的SoC设计进行功能验证的方法。基于SiSoC处理器的SoC设计采用MBA总线作为片上总线,将SiSoC处理器与各个IP核以及外部存储子系统相连接。基于FPGA的验证平台,可以极大地加快验证进度,缩短SoC设计的开发周期,使SoC设计产品可以更早地推向市场;同时,可以在设计的早期就能进行软件的开发和验证,并进行软硬件的协同验证,可以及早发现系统集成